数码管原理
并且该数码管是共阳极，所以段选低电平有效，片选低电平有效
段选共用8个引脚
思路：
分三个模块实现：
1）按键消抖 ：按键消抖
2）计数器模块：产生需要的时钟信号数据
3）数码管驱动：将输入的数据转换为段选、片选信号
1）按键消抖：
这里按键数量用参数代替，增加可重用性
用同步打拍方式检测下降沿
用计数器自检测到下降沿开始计数20ms
输出信号为计数器计数完成后输入取反的值
module key_debounce #(parameter KEY_W = 3,TIME_20MS = 1000_000)(
input clk ,
input rst_n ,
input [KEY_W-1:0] key_in ,
output reg [KEY_W-1:0] key_out //检测到按下，输出一个周期的高脉冲，其他时刻为0
);
//信号定义
reg [19:0] cnt ;
wire add_cnt ;
wire end_cnt ;
reg add_flag;
reg [KEY_W-1:0] key_r0 ;//同步按键输入
reg [KEY_W-1:0] key_r1 ;//打拍
wire [KEY_W-1:0] nedge ;//检测下降沿
//计数器 检测到下降沿的时候，开启计数器延时20ms
always @(posedge clk or negedge rst_n)begin
if(!rst_n)begin
cnt <= 0;
end
else if(add_cnt)begin
if(end_cnt)
cnt <= 0;
else
cnt <= cnt + 1'b1;
end
end
assign add_cnt = add_flag;
assign end_cnt = add_cnt && cnt == TIME_20MS-1;
//检测到下降沿的时候，拉高计数器计数使能信号，延时结束时，再拉低使能信号
always @(posedge clk or negedge rst_n)begin
if(!rst_n)begin
add_flag <= 1'b0;
end
else if(nedge)begin
add_flag <= 1'b1;
end
else if(end_cnt)begin
add_flag <= 1'b0;
end
end
//同步按键输入，并打一拍，以检测下降沿
always @(posedge clk or negedge rst_n)begin
if(!rst_n)begin
key_r0 <= {KEY_W{1'b1}};
key_r1 <= {KEY_W{1'b1}};
end
else begin
key_r0 <= key_in;//同步
key_r1 <= key_r0;//打拍
end
end
assign nedge = ~key_r0 & key_r1;
//延时20ms结束的时钟周期，输出按键的状态，若按下输出一个周期的高脉冲，否则输出0
always@(posedge clk or negedge rst_n)begin
if(~rst_n)begin
key_out <= 0;
end
else begin
key_out <= end_cnt?~key_r1:0;
end
end
endmodule
2）计数器模块
定义了6个计数器分别代表每位数码管的显示数据
key[0] 作为设置键，按键信号有效，则可以进行设置操作
key[1] 作为选择键，用计数器记录当前选择项，默认为m个位
key[2] 作为＋键，按一下当前项+1
除了正常产生时间数据的计数器，在＋1条件中添加了按键设置，即当key[0]有效，key[2]拉高，当前选择项+1
最后将产生数据组合在一起形成输出数据，每4位代表一个数码管的数据
module count(
input clk ,
input rst_n ,
input [2:0] key ,
output [23:0] dout
);
parameter TIME_1S = 50_000_000;
reg flag_set;//设置时间标志信号
reg [2:0] cnt_key;//记录按键选择项
wire add_cnt_key;
wire end_cnt_key;
reg [25:0] cnt_1s;//1s计数器
wire add_cnt_1s;
wire end_cnt_1s;
reg [3:0] cnt0;//s个位计数器
wire add_cnt0;
wire end_cnt0;
reg [3:0] cnt1;//s十位计数器
wire add_cnt1;
wire end_cnt1;
reg [3:0] cnt2;//m个位计数器
wire add_cnt2;
wire end_cnt2;
reg [3:0] cnt3;//m十位计数器
wire add_cnt3;
wire end_cnt3;
reg [3:0] cnt4;//h个位计数器
wire add_cnt4;
wire end_cnt4;
reg [3:0] cnt5;//h十位计数器
wire add_cnt5;
wire end_cnt5;
//设置时间标志项
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
flag_set <= 1'b0;
end
else if(key[0])begin
flag_set <= ~flag_set;
end
end
//记录按键选择项
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
cnt_key <= 3'd0;
end
else if(add_cnt_key)begin
if(end_cnt_key)begin
cnt_key <= 3'd0;
end
else begin
cnt_key <= cnt_key + 1'b1;
end
end
end
assign add_cnt_key = key[1];
assign end_cnt_key = add_cnt_key && (cnt_key == 3'd5);
//1s计数器
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
cnt_1s <= 26'b0;
end
else if(add_cnt_1s)begin
if(end_cnt_1s)begin
cnt_1s <= 26'b0;
end
else begin
cnt_1s <= cnt_1s + 1'b1;
end
end
end
assign add_cnt_1s = 1'b1;
assign end_cnt_1s = add_cnt_1s && (cnt_1s == TIME_1S - 1);
//s个位计数器
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
cnt0 <= 4'b0;
end
else if(add_cnt0)begin
if(end_cnt0)begin
cnt0 <= 4'b0;
end
else begin
cnt0 <= cnt0 + 1'b1;
end
end
end
assign add_cnt0 = end_cnt_1s || (flag_set && cnt_key[2:0] == 3'd5 && key[2]);
assign end_cnt0 = add_cnt0 && (cnt0 == 10 - 1);
//s十位计数器
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
cnt1 <= 4'b0;
end
else if(add_cnt1)begin
if(end_cnt1)begin
cnt1 <= 4'b0;
end
else begin
cnt1 <= cnt1 + 1'b1;
end
end
end
assign add_cnt1 = end_cnt0 || (flag_set && cnt_key[2:0] == 3'd4 && key[2]);
assign end_cnt1 = add_cnt1 && (cnt1 == 6 - 1);
//m个位计数器
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
cnt2 <= 4'b0;
end
else if(add_cnt2)begin
if(end_cnt2)begin
cnt2 <= 4'b0;
end
else begin
cnt2 <= cnt2 + 1'b1;
end
end
end
assign add_cnt2 = end_cnt1 || (flag_set && cnt_key[2:0] == 3'd0 && key[2]);
assign end_cnt2 = add_cnt2 && (cnt2 == 10 - 1);
//m十位计数器
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
cnt3 <= 4'b0;
end
else if(add_cnt3)begin
if(end_cnt3)begin
cnt3 <= 4'b0;
end
else begin
cnt3 <= cnt3 + 1'b1;
end
end
end
assign add_cnt3 = end_cnt2 || (flag_set && cnt_key[2:0] == 3'd1 && key[2]);
assign end_cnt3 = add_cnt3 && (cnt3 == 6 - 1);
//h个位计数器
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
cnt4 <= 4'b0;
end
else if(add_cnt4)begin
if(end_cnt4)begin
cnt4 <= 4'b0;
end
else begin
cnt4 <= cnt4 + 1'b1;
end
end
end
assign add_cnt4 = end_cnt3 || (flag_set && cnt_key[2:0] == 3'd2 && key[2]);
assign end_cnt4 = add_cnt4 && (cnt4 == (cnt5 == 2)?(4 - 1):(10 - 1));
//h十位计数器
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
cnt5 <= 4'b0;
end
else if(add_cnt5)begin
if(end_cnt5)begin
cnt5 <= 4'b0;
end
else begin
cnt5 <= cnt5 + 1'b1;
end
end
else if(flag_set && cnt_key[2:0] == 3'd3 && key[2])begin
if(cnt5 == 2)begin
cnt5 <= 4'd0;
end
else begin
cnt5 <= cnt5 +1'b1;
end
end
end
assign add_cnt5 = end_cnt4;
assign end_cnt5 = add_cnt5 && (cnt5 == 2);
assign dout = {cnt5,cnt4,cnt3,cnt2,cnt1,cnt0};
endmodule
3）数码管驱动模块
这里每0.5ms刷新一次数码管，即每0.5ms重新显示数码管，根据人眼的暂留效应，可以达到常亮的效果
并且每0.5ms换一次片选信号，实现动态显示的效果（其实就是在一个0.5ms内，只显示了一个数码管，但因为时间太短，我们察觉不到，感觉是常亮）
在切换片选信号的同时，将对应的段选信号赋给[3:0] data
最后，查找字典，将data中数据转换为数码管需要的格式
module seg_driver(
input clk ,
input rst_n ,
input [23:0] din ,
output reg [5:0] sel ,
output reg [7:0] dig
);
parameter TIME_10MS = 25_000;
//共阳极数码管 低电平点亮
localparam ZERO = 7'b100_0000,
ONE = 7'b111_1001,
TWO = 7'b010_0100,
THREE = 7'b011_0000,
FOUR = 7'b001_1001,
FIVE = 7'b001_0010,
SIX = 7'b000_0010,
SEVEN = 7'b111_1000,
EIGHT = 7'b000_0000,
NINE = 7'b001_0000;
//信号定义
reg dot;
reg [19:0] cnt;//扫描计数器
wire add_cnt;
wire end_cnt;
reg [3:0] data;//根据片选信号选择对应数码管数据
//刷新频率计数器
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
cnt <= 0;
end
else if(add_cnt)begin
if(end_cnt)begin
cnt <= 0;
end
else begin
cnt <= cnt + 1'b1;
end
end
end
assign add_cnt = 1'b1;
assign end_cnt = add_cnt && (cnt == TIME_10MS - 1);
//片选信号选择
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
sel <= 6'b111_110;;
end
else if(end_cnt)begin
sel <= {sel[0],sel[5:1]};
end
end
always @(posedge clk or negedge rst_n) begin
if(!rst_n)begin
data <= 4'b0;
end
else begin
case(sel)
6'b111_110: begin data <= din [3:0] ;dot <= 1'b1;end
6'b111_101: begin data <= din [7:4] ;dot <= 1'b1;end
6'b111_011: begin data <= din [11:8] ;dot <= 1'b0;end
6'b110_111: begin data <= din [15:12] ;dot <= 1'b1;end
6'b101_111: begin data <= din [19:16] ;dot <= 1'b0;end
6'b011_111: begin data <= din [23:20] ;dot <= 1'b1;end
default: data <= din[3:0];
endcase
end
end
always @(*) begin
case(data)
4'd0:dig = {dot,ZERO } ;
4'd1:dig = {dot,ONE } ;
4'd2:dig = {dot,TWO } ;
4'd3:dig = {dot,THREE} ;
4'd4:dig = {dot,FOUR } ;
4'd5:dig = {dot,FIVE } ;
4'd6:dig = {dot,SIX } ;
4'd7:dig = {dot,SEVEN} ;
4'd8:dig = {dot,EIGHT} ;
4'd9:dig = {dot,NINE } ;
default: dig = ZERO;
endcase
end
endmodule
最后的主模块，就是个外壳
module shizhong(
input clk,
input rst_n,
input [2:0] key_in,
output [5:0] sel,
output [7:0] dig
);
wire [2:0] key_out;
wire [23:0] dout;
key_debounce #(.KEY_W(3)) u_key_debounce(
.clk (clk ),
.rst_n (rst_n ),
.key_in (key_in ),
.key_out (key_out ) //检测到按下，输出一个周期的高脉冲，其他时刻为0
);
count u_count(
.clk (clk ),
.rst_n (rst_n ),
.key (key_out),
.dout (dout )
);
seg_driver u_seg_driver(
.clk (clk ),
.rst_n (rst_n ),
.din (dout ),
.sel (sel ),
.dig (dig )
);
endmodule
实测没有太大的bug
总结：开始的时候感觉就不是人写的，又要产生时钟数据，又要按键控制，甚至开始连动态显示都不知道怎么写，在老师的讲解下，加上自己查阅博客，最终还是吧代码搞定了，至于quartus中其他的警告，其中有很多还是搞不清楚，时序问题的话，把sdc文件中的时钟改成周期20ns的就行，更多的警告就搞不定了。