Python
Java
PHP
IOS
Android
Nodejs
JavaScript
Html5
Windows
Ubuntu
Linux
【Xilinx DMA】Xilinx FPGA DMA介绍
DMA Direct Memory Access 直接内存访问 可以在不受CPU干预的情况下 完成对内存的存取 在PS和PL两端都有DMA 其中PS端的是硬核DMA 而PL端的是软核DMA 如何选用这两个DMA呢 如果从PS端的内存DDR3
FPGA
fpga开发
硬件工程
嵌入式硬件
硬件架构
[HDLBits] Dualedge
You re familiar with flip flops that are triggered on the positive edge of the clock or negative edge of the clock A dua
HDLBits
fpga开发
FPGA
verilog
FPGA时序约束--基础理论篇
FPGA开发过程中 离不开时序约束 那么时序约束是什么 简单点说 FPGA芯片中的逻辑电路 从输入到输出所需要的时间 这个时间必须在设定的时钟周期内完成 更详细一点 即需要满足建立和保持时间 时序约束可以让VIvado和Quartus等FP
FPGA时序约束
fpga开发
时序约束
FPGA
使用 FPGA 评估板学习 VHDL
特点 使用 Arrow 经济实惠且适合面包板的 FPGA 开发板 BeMicro MAX 10 创建光传感器 温度传感器 运动传感器和汽车显示器 学习 FPGA 和电子学背后的理论 包括理解正在发生的事情所需的数学和逻辑 了解什么是 FPG
电子
FPGA
VHDL
Microsemi Libero系列教程(六)——Identify片上逻辑分析仪的使用
文章目录 FPGA如何进行在线调试 关于Microsemi片上逻辑分析仪 FPGA片上逻辑分析仪原理 预期效果 0 准备一个创建好的Libero工程 1 新建identify工程 并添加想要监测的信号 2 管脚分配 编译下载 3 设置触发类
Microsemi Libero SoC系列教程
Microsemi
Libero
FPGA
Identify
Xilinx-FPGA关于BUFFER(时钟/普通IO信号)的使用总结
目录 前言 一 时钟BUFFER使用总结 二 普通IO输出时钟信号时的推荐方法 使用ODDR 前言 Xilinx FPGA开发过程中 关于时钟信号和普通IO信号引入FPGA内部需要遵循一定的使用方法 现在自己一年多使用过的内容做一个总结 也
FPGA
fpga开发
分频电路的实现:奇数分频、偶数分频和小数分频
目录 偶数分频 奇数分频 N 0 5分频 任意小数分频 偶数分频 偶数分频是最简单的 N分频需要计数到 N 1 并在 N 2 1 和 N 1 处更改输出的取值即可 只需要单一时钟沿计数 下面是四分频电路的实现 代码 module div4
FPGA
数字IC知识点
时钟分频
奇偶分频
小数分频
Lattice CrosslinkNx LIFCL-40应用连载5:如何使用MIPI D-PHY硬核IP
作者 Hello Panda 一 目标 配置CMOS Sensor OV9734 并通过MIPI DPHY硬核接收数据 使用一个RISC V软核 实通过AHB总线访问I2C FIFO 通过I2C总线配置OV9734 Sensor 使用MIP
Lattice随笔
Lattice
CrosslinkNx
FPGA
矩阵系列:矩阵乘法
上一篇说到一个基本的小知识点浮点到定点的转换 这一篇来说说矩阵乘法 矩阵乘法和下一篇要说的矩阵LU分解是矩阵求逆的重要组成部分 所以就算大家不需要做矩阵求逆 对其先有个整体的认识也是好的 矩阵求逆的整体框图还是很好理解的 甚至你只要瞟一眼图
FPGA
【亚稳态、建立时间和保持时间】亚稳态的产生原因、危害及解决方法
一 亚稳态的产生原因 如图所示 当 sys clk 时钟信号上升沿踩到 Rx 信号的变化间隙时 此时输出的 Rx reg1 信号就会出现亚稳态 其输出信号就会出现震荡 毛刺或者固定在某一电压值 而不是等于 D 端输入的值 经过震荡之后 Q
FPGA
fpga开发
单片机
STM32
硬件架构
最强 Verilog 中 IP核 调用实现及思想
写在前面 无论是在 ISE 还是 Vivado 中 关于 IP核 的调用都是非常方便的 所以对于初学者来说最关键的不是在 IP Catalog 中设置相关的 IP核 参数 而是在生成相关的 IP核 后该怎么做 也即如何让这些 IP核 为项目
VerilogFPGA 理论知识
FPGA
等精度测频的原理和基于FPGA的实现
我们通过FPGA测量信号频率 一般来说有两种方案 传统测频法和等精度测频法 方案一 传统测频是在一段闸门时间内直接对输入信号的周期进行计数 也被叫做直接测频法 设闸门信号为gate 检测待测信号上升沿 然后判断gate是否为高电平 若为高电
FPGA
等精度测频
理解FPGA中的亚稳态
一 前言 大家应该经常能听说到亚稳态这个词 亚稳态主要是指触发器的输出在一段时间内不能达到一个确定的状态 过了这段时间触发器的输出随机选择输出0 1 这是我们在设计时需要避免的 本文主要讲述了FPGA中的亚稳态问题 可以帮助大家更好地理解亚
那些值得一读的FPGA文档
fpga开发
FPGA
亚稳态
时序分析
FPGA时序约束学习笔记——IO约束(转)
一 参考模型 图源来自 抢先版 小梅哥FPGA时序约束从遥望到领悟 二 参数分析 T 0 gt 3 Tclk1 T 3 gt 4 Tco T 4 gt 5 T 5 gt 6 Tdata T 4 gt 5 Tdata Init T 5 gt
FPGA
fpga开发
LabVIEW FPGA PCIe开发讲解-实战篇:实验61:PCIe DMA+8位ADC(模拟数据采集卡)
1 实验内容 现在很多电脑PC或者工控机主板上面都集成了PCIe插座 可以直接插入PCIe板卡 优点是卡槽标准 插拔简单 传输速度极快 对于高速采集测试测量领域 PCIe用途非常广泛 最大极限带宽可以到6 6GB s 这个速度可以直接用来做
Labview
FPGA
PCIe
嵌入式
编程语言
基于FPGA的DDS信号发生器
之前的博客讲到了DDS的基本原理 xff0c 现在用Verilog代码实现DDS 能够产生四种波形 xff0c 方波 xff0c 三角波 xff0c 正弦波 xff0c 锯齿波 xff0c 用按键来控制频率和选择波形 其中按键消抖模块来自小
FPGA
DDS
信号发生器
FPGA_边沿监测理解
一 简易频率计设计中为什么一定要获取下降沿 gate a 实际闸门信号 gate a stand 将实际闸门信号打一拍之后的信号 gate a fall s 下降沿标志信号 cnt clk stand Y值 xff0c 即在实际闸门信号下
FPGA
边沿监测理解
FPGA uart串口收发verilog源码程序,适用于RS232 RS422
FPGA uart串口收发verilog源码程序 xff0c 适用于RS232 RS422 xff0c 支持修改波特率 xff0c 数据位 xff0c 校验位 ID 3750670799663712
FPGA
UART
verilog
RS232
RS422
FPGA基于GS2971/GS2972实现SDI视频收发 提供工程源码和技术支持
目录 1 前言2 我目前已有的SDI编解码方案3 GS2971 GS2972芯片解读GS2971解读GS2972解读 4 详细设计方案5 vivado工程1解读硬件逻辑工程软件SDK工程 6 vivado工程2解读硬件逻辑工程软件SDK工程
FPGA
GS2971
GS2972
SDI
视频收发
FPGA实现MPEG2视频压缩PCIe传输 提供软硬件工程源码和技术支持
目录 1 前言2 MPEG2视频压缩实现3 我已有的FPGA图像视频编解码方案4 我已有的PCIE方案5 MPEG2视频压缩PCIE传输设计方案FPGA硬件设计软件设计 6 Vivado工程详解7 Linux下的XDMA驱动安装8 上板调试
FPGA
MPEG2
PCIe
视频压缩
提供软硬件工程源码和技术支持
«
1 ...
17
18
19
20
21
22
23
»