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ASML逆袭史:人、资金、技术,缺一不可
前言 近年来 由于众所周知的原因 荷兰ASML 阿斯麦 公司的先进半导体制造设备 光刻机 进入普通大众视野 成为人们茶余饭后谈论的焦点话题之一 1月底 美日荷三方谈判达成协议 可能进一步限制先进半导体设备出口 的消息 又一次将光刻机置于舆论
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FPGA
Quartus II 之1位全加器
文章目录 一 半加器和1位全加器原理 1 半加器 2 1位全加器 二 实验目的 三 设计半加器 1 新建项目 2 创建原理图 3 半加器仿真 四 设计全加器 五 硬件下载测试 1 引脚绑定 2 下载测试 六 Verilog语言设计 七 总结
FPGA
verilog
全加器
Quarttus II
vivado时序分析 实例
vivado时序分析实例 建立余量 保持余量 实例分析 建立余量 保持余量 实例分析 环境 Vivado 2019 2 芯片型号 xc7z020clg484 2 举例子说明怎么使用Reporte Timing Summary 建立源工程 m
FPGA
Xilinx FIFO Generator 需要注意RST复位
Xilinx FIFO Generator 需要注意RST复位 系列文章推荐 Xilinx FIFO Generator 需要注意RST复位 Xilinx FIFO Generator 需要注意Actual Depth Xilinx FIF
FPGA设计从硬件到软件
FIFO
RST
复位
FPGA
【Xilinx DMA SG】Xilinx DMA SG 模式
DMA简介 AXI 直接存储器访问 AXI DMA IP 提供高带宽直接存储器 AXI4 存储器映射和 AXI4 Stream IP 接口之间的访问 它SG模式还可以从中央处理中卸载数据移动任务 基于处理器的系统中的单元 CPU 初始化 状
FPGA
fpga开发
单片机
嵌入式硬件
硬件架构
verilog中已知系统时钟频率和波特率可知传输一位数据所需周期和边沿检测电路
设时钟频率为 clk 50MHZ 50 000 000 HZ 波特率为 bound 115200 位 秒 每秒可以传输115200位数据 传输一位数据所需周期数为 T cnt clk bound 50 000 000 115200 其中选择
FPGA
ZYNQ PL开发流程
2 ZYNQ PL开发 开发流程 开发使用vivado 流程如下 1 新建工程 工程项目含义 这里简单介绍下各个工程类型的含义 RTL Project 是指按照正常设计流程所选择的类型 这也是常用的一种类型 RTL Project 下的 D
zynq
自动驾驶
mvc
FPGA
FPGA的基本结构
FPGA主要由以下几部分组成 1 基本可编程逻辑单元 CLB 2 可编程输入输出单元 IOB 3 嵌入式块RAM 4 内嵌的底层功能单元和嵌入式专用硬核 5 完整的时钟管理模块 6 丰富的布线资源 一 总体结构 二 基本组成部分 1 可配置
FPGA
AXI smartconnect
AXI smartconnect 简介 AXI smartconnect 是为了一个或多个主机通过AXI总线和一个或多个从机进行数据读写而用的 此前常用的应该是AXI interconnect这个IP 实质上smartconnect是int
FPGA
fpga开发
Microsemi Libero系列教程(四)——PLL的使用
文章目录 PLL是什么 Libero中PLL的使用 官方文档 交流群 系列教程 Microsemi Libero系列教程 PLL是什么 PLL Phase Locked Loop 为锁相回路或锁相环 用来统一整合时钟信号 使高频器件正常工作
Microsemi Libero SoC系列教程
Microsemi
Actel
FPGA
Libero
全数字锁相环(DPLL)的原理简介以及verilog设计代码
随着数字电路技术的发展 数字锁相环在调制解调 频率合成 FM 立体声解码 彩色副载波同步 图象处理等各个方面得到了广泛的应用 数字锁相环不仅吸收了数字电路可靠性高 体积小 价格低等优点 还解决了模拟锁相环的直流零点漂移 器件饱和及易受电源和
FPGA
dll
clock
TFT电路原理
TFT Thin Film Transistor 薄膜晶体管 在TFT LCD中 TFT的功能就是一个开关管 常用的TFT是三端器件 利用施加于栅极的电压来控制源 漏电极间的电流 对于显示屏来说 每个像素从结构上可以看作为像素电极和共同电极
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fpga开发
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6 FPGA时序约束理论篇之xdc约束优先级
xdc约束优先级 在xdc文件中 按约束的先后顺序依次被执行 因此 针对同一个时钟的不同约束 只有最后一条约束生效 虽然执行顺序是从前到后 但优先级却不同 就像四则运算一样 x 都是按照从左到右的顺序执行 但x 的优先级比 要高 时序例外的
FPGA
时序约束
XDC约束优先级
ddr3仿真遇到的问题
一 问题现象 一次笔者在承接前任同事项目时 需要对部分功能进行仿真 上电测试时ddr3功能正确 但是仿真时ddr3报错 提示除法操作结果无穷大 如下图 二 解决办法 因为ddr3上电测试功能正常 基本的读写操作应该没有问题 问题大概率在dd
FPGA
单片机
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set_input_delay
set input delay如何约束 3 FPGA时序约束理论篇之IO约束 数字IC剑指offer 建立时间 setup time 和保持时间 hold time 详析 建立时间和保持时间 setup time 和 hold time 数
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fpga开发
zynq的lwip echo server实验(有无法ping通的解决方案)
很多朋友卡在了无法接受回传数据的问题上 下面分享下我的搭建过程和解决方法 这里提供我的工程和用到的两个教程 版本vivado vitis2020 2 lwip echoserver zip C文档类资源 CSDN下载 1 根据开发板的端口
嵌入式硬件
FPGA
Critical Warning: Synopsys Design Constraints File file notfound: 'CMTT.sdc'. A Synopsys Design Cons
在使用quartus ii进行FPGA开发时 遇到如下警告信息 Critical Warning Synopsys Design Constraints File file notfound CMTT sdc A Synopsys Desi
FPGA
QuartusII
Quartus
静态时序分析
时序约束
基于FPGA的FFT算法实现
基于FPGA的FFT算法实现 项目简述 FFT IP的定制及详解 Block Design设计 仿真结果 总结 项目简述 前面的一篇博客我们已经讲解了FFT算法的发展历程 至于FFT的原理感兴趣的同学可以查阅书本数字信号处理 书本上面的知识
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