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[从零开始学习FPGA编程-21]:进阶篇 - 架构 - VerilogHDL编码规范
作者主页 文火冰糖的硅基工坊 文火冰糖 王文兵 的博客 文火冰糖的硅基工坊 CSDN博客 本文网址 目录 前言 第1章 标识符的编码规范 1 1 模块名与文件名
从零开始学FPGA编程
学习
FPGA
编码规范
设计规范
FPGA开发流程
流程 设计定义 设计输入 分析和综合 功能仿真 modelsim altera 布局布线 时序仿真 modelsim altera 时序约束 IO分配以及配置文件的生成 配置 烧写FPGA 在线调试 设计定义 二选一多路器 两个输入IO a
FPGA
fpga开发
嵌入式硬件
约束综合中的逻辑互斥时钟(Logically Exclusive Clocks)
注 本文翻译自Constraining Logically Exclusive Clocks in Synthesis 逻辑互斥时钟的定义 逻辑互斥时钟是指设计中活跃 activate 但不彼此影响的时钟 常见的情况是 两个时钟作为一个多路
数字IC设计
FPGA
数字IC
双口RAM及Vivado RAM IP核的使用
目录 1 双口RAM概述 2 Vivado 双口RAM IP核 2 1 Block Memory Generator概述 2 2 真双口RAM的设置 2 2 1 Basic设置 2 2 2 Port设置 3 双口RAM例程 4 仿真 4 后
FPGA
fpga开发
FPGA UART仿真
摘自威三学员尤凯元 tb文件 Copyright c 2014 2019 All rights reserved Author Youkaiyuan v3eduyky 126 com wechat 15921999232 File tb t
嵌入式开发
FPGA
verilog
Xilinx BRAM IP介绍
BRAM IP核介绍 BRAM简介 BRAM类型 三种读写模式 写优先 读优先 No change 总线支持 输出寄存 BRAM简介 BRAM 即Block RAM 是FPGA中一种重要的存储资源 另一种常见的存储资源是DRAM Distr
FPGA
Vivado时序约束(转载)
Vivado时序约束 本文主要介绍如何在Vivado设计套件中进行时序约束 原文出自Xilinx中文社区 Timing Constraints in Vivado UCF to XDC Vivado软件相比于ISE的一大转变就是约束文件 I
FPGA
Timing Analysis
Vivado的一些tcl命令记录(待补充)
1 Report Clock Networks report clock networks name network 1 2 分析设计中逻辑级数的分布 report design analysis logic level distribut
FPGA
fpga开发
手把手教你使用transciver-ip核的配置
目前很多行业都会用到transceiver 甚至像pcie srio等高速接口都调用了transceiver 所以了解并学会其使用方法还是很重要的 本文结合作者的使用经验 让你快速的了解并上手使用 Xilinx提供了Transceivers
Transciver
FPGA
AXI DMA学习
AXI总线协议 一 概述 AXI 高性能扩展总线接口 Advanced eXtensible Interface 是ARM AMBA 单片机总线系列中的一个协议 是计划用于高性能 高主频的系统设计的 AXI协议是被优化用于通过使用Xilin
FPGA
FPGA学习日记(五)ZYNQ——在线逻辑分析仪(ILA)硬件调试及simulator仿真软件的创建使用
一 在线逻辑分析仪 ILA vivado的在线逻辑分析仪 ILA 其借用了传统逻辑分析仪的理念以及大部分的功能 并利用 FPGA 中的逻辑资源 将这些功能植入到 FPGA 的设计当中 如下图所示 ILA占用一部分FPGA内部逻辑资源 可看做
zynq
FPGA
仿真器
Quartus-建立新工程
目录 1 安装并破解软件之后 启动Quartus 打开File gt New Project Wizard 进入下一个设置界面 2点击Next跳过介绍页 进入工程设置页 3 配置工程 4建立新的工程文件 5 更改代码编辑器 1 安装并破解软
FPGA
Quartus
深入浅出AXI协议(6)——传输属性
一 前言 在之前的文章中 我们介绍的主要内容是AXI协议的数据读写结构和读写响应结构 主要讲述了当遇到各种特殊情况时 AXI如何完成数据的读写操作 最后介绍了读写响应的4种类型 在本文中 我们将介绍AXI协议的传输属性 二 传输类型与属性
AMBA总线协议
fpga开发
FPGA
Xilinx
arm
FPGA 与门
module and gate a b y input a b output y assign y a b endmodule
FPGA
FPGA 与门
Verilog对数据进行四舍五入(round)与饱和(saturation)截位
重点 1 正数截位 直接看截掉的最高位是不是一 是的话进一 负数截位 截的最高位为1且其它位不全是0进一 2 饱和 也就是大于求的结果 整数变为符号位为0 其它位为1 负数变成第一位为1 其它位为0 一 引言 在利用Verilog写数字信号
fpga经典程序
FPGA
Quartus Ⅱ 15.1 将Verilog模块程序封装
将模块程序封装 我们可以更加直观查看每个模块间的联系 先放一张成果图 博主做完数电实验就忘干净了 所以自己又摸索了一遍 最后成品可能不是太好看 怪自己手残 下面是详细步骤 首先要在files一栏 右击想要封装的模块 然后选择 Create
FPGA
Quartus 15
小技巧
连线
【XINLIX 原语】XILINX 原语的使用之 IBUFDS 差分转单端、OBUFDS 单端转差分
目录 IBUFGDS IBUFDS 介绍 IBUFDS 示意图 例化方式 OBUFDS OBUFDS 介绍 OBUFDS 示意图 例化方式 在 XILINX 中有许多原语 常见的差分转单端 IBUFDS 单端转差分 OBUFDS IBUFG
vivado
FPGA
Xilinx
原语
差分时钟
Xilinx BUFGMUX使用注意事项
Xilinx BUFGMUX使用注意事项 最近使用Xilinx FPGA的时候 需要用到一个外部时钟和一个PLL产生的时钟 可以通过外部SWICH进行时钟的切换 觉得这种方式可以通过原语例化完成 原语 果不其然 在原语示例中找到了类似的模块
FPGA设计从硬件到软件
Xilinx
FPGA
BUFGMUX
常用数字电路模块之三:计数器与分频器(二))
三 分频电路 1 简单的计数器 计数器实质是对输入的驱动时钟进行计数 所以计数器在某种意义上讲 等同于对时钟进行分频 例如一个最大计数长度为N 2 n 从0计数到N 1 的计数器 也就是寄存器位数位n 那么寄存器最高位的输出为N 2 n分频
状态机
算法
FPGA
正则表达式
深度学习
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