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[从零开始学习FPGA编程-35]:进阶篇 - 基本时序电路-有限状态机简述(UML统一建模语言)
作者主页 文火冰糖的硅基工坊 文火冰糖 王文兵 的博客 文火冰糖的硅基工坊 CSDN博客 本文网址 目录 前言 第1章 什么是有限状态机 1 1 什么是有限状态机
从零开始学FPGA编程
fpga开发
verilog
时序电路
状态机
可综合的ROM芯片设计实现-verilog代码
文章目录 1 基本单元 1 1 最基本cell 1 2 两个存储单位 1 3 八个存储单位 1 4 十六个存储单位 2 使用和测试 2 1 使用 2 2 仿真 本文实现可以综合的ROM模块 由verilog实现 该方法可以用于芯片固化程序的
芯片设计
verilog
IC
综合
综合ROM
How Easy Is It to Switch Off Power?
原文链接 https community cadence com cadence blogs 8 b lp posts how easy to switch off power How easy is it to switch off po
低功耗设计与验证
verilog
Systemverilog
数字电路设计之低功耗设计方法五:门控
Clock gating 在时钟频率加快的同时 有时候会产生不必要的跳转 有的时候输入并没有改变 但是由于时钟的跳转 寄存器的值会被一遍一遍的刷新 可能输入才更改一次 结果时钟已经跳了几万次 这样的差距是可怕的 每次时钟上升沿 输出就要重新
Digital Chip Design
verilog
低功耗
clockgating
vim/gvim插件-verilog autodef-自动生成
使用gvim插件效果如下 使用效果如下 总结 优点 1 这个使用效果是比emacs的auto reg和auto wire是方便且全面的 auto wire只能定义output的类型生成 2 这个插件还有AutoInstPortReAlign
verilog
Vim
自动生成
PI闭环的FPGA实现
PID闭环的FPGA实现 1 原理分析 最近小张同学在做项目的时候发现PI闭环的FPGA学习资料很少 秉持着 既然没有轮子 那么自己就造一个的原则 于是乎自己写了个PI的Verilog程序 FPGA中实现PI闭环与DSP STM32 arm
FPGA
PID
verilog
Verilog基础知识0(`define、parameter、localparam三者的区别及举例)
1 概述 define 作用 gt 常用于定义常量可以跨模块 跨文件 范围 gt 整个工程 parameter 作用 gt 常用于模块间参数传递 范围 gt 本module内有效的定义 localparam 作用 gt 常用于状态机的参数定
Verilog基础知识
verilog
Parameter
localparam
图示CORDIC算法
目录 简介 原理 硬件实现 简介 CORDIC Coordinate Rotation Digital Computer 坐标旋转数字计算方法 应用 计算三角函数 cos sin tan 或者计算旋转角 原理 问题 在下图中 C点的坐标是
数字图像处理
几何学
CORDIC
hardware
verilog
高速数字系统时钟设计-AD9516
此篇是我在学习中做的归纳与总结 其中如果存在版权或知识错误请直接联系我 欢迎留言 PS 本着知识共享的原则 此篇博客可以随意转载 但请标明出处 在高速数字系统中 时钟起到至关重要的作用 它决定系统工作的稳定性与准确性 尤其在包含Zynq 高
Zynq开发
高速ADDA
verilog
DDR3相关概念
1 BL8 突发长度 理解一下概念 突发传输 在通信领域中一般指在短时间内进行相对高带宽的数据传输 Burst 突发 是指在同一行中相邻的存储单元连续进行数据传输的方式 BL突发长度 连续传输的周期数就是突发长度 在突发传输的模式下 多个数
DDR3
verilog
AHB接口总线仲裁1主多从细节。关于hready in和hready out信号的理解
所有slaver 只要有1个hready out等于0 表示slaver没有准备好执行此拍操作 这时 所有slaver都不能执行此拍操作 以防止1主多从的AHB接口协议问题 所有slaver的hreadyout 需要与之后 提供给所有sla
verilog
【Verilog基础】7.计数器
4位计数器 module count4 out reset clk output 3 0 out input reset clk reg 3 0 out always posedge clk begin if reset out lt 0
IC数字基础知识
verilog
关于Verilog中的几种赋值语句
nanoty博客转载 1 连续赋值语句 Continuous Assignments 连续赋值语句是Verilog数据流建模的基本语句 用于对线网进行赋值 等价于门级描述 是从更高的抽象角度来对电路进行描述 连续赋值语句必须以关键词assi
verilog
赋值
antlr4 Verilog2001.g4
verilog which antlr4 antlr4 aliased to java Xmx500M cp usr local lib antlr 4 9 complete jar CLASSPATH org antlr v4 Tool
verilog
emacs verilog-mode方式实现verilog实例化集成
文章目录 背景介绍 AUTOINST和AUTOWIRE的应用 推荐使用方法 auto template命令总结 中括号 里面没内容 表示auto inst时 会显示 3 0 类似内容 常用于相同module 多次实例化情况 我不常用 这里仅
verilog
emacs
vscode-verilog-testbench插件Linux-Ubuntu使用
问题描述 在使用vscode编辑verilog时 有一些拓展需要我们去配置 其中比较复杂的是在linux环境下去配置verilog testbench 解决方案 首先先确认安装了python 其次需要把python指向为python3 具体
Ubuntu
VSCode
verilog
fpga开发
IDE
HDLBits 系列(6)——Sequential Logic(Latches and Flip-Flops)
目录 3 2 Sequential Logic 3 2 1 Latches and Flip Flops 1 D flip flop 2 D flip flops 3 DFF with reset 4 DFF with reset valu
HDLBitsverilog编程练习记录
verilog
HDLBits
【读书笔记】高级FPGA设计之面积结构设计
目录 面积结构设计 折叠流水线 基于控制的逻辑复用 资源共享 复位对面积的影响 无复位的资源 无置位的资源 无同步复位的资源 复位 RAM 利用置位 复位触发器引脚 总结 面积结构设计 本篇讨论数字设计的三个主要物理特性的第二个 面积 并分
读书笔记
fpga开发
数字IC
verilog
面积优化
数字电路设计之D触发器的门级实现
直接使用行为级描述太简单了 没有一点挑战性 还是用门级描述还有点意思 直接附代码 如果你看代码可以在脑袋里面显示出完整的触发器及锁存器的图 那么你的锁存器和触发器学的很ok啊 1 D触发器代码 module D flip flop clk
Digital Chip Design
触发器
门级描述
锁存器
verilog
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