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VHDL:对固定信号值进行零扩展
如何对固定信号值进行零扩展 我有以下信号 signal shamt std logic vector 4 downto 0 在将其分配给另一个大小为 31 到 0 的变量之前 我必须将 shamt 归零 我有以下代码 但我不确定它是否正确
VHDL
VHDL:正式端口“portName”没有实际值或默认值
我在实例化 VHDL 模块 PWM 的 VHDL 测试平台上收到编译错误 正式端口 Duty Cycle 没有实际或默认值 当站在 dev to test PWM 代码行时会看到该错误 在实例化的 PWM 模块中 Duty Cycle st
VHDL
vivado
整数到字符串在综合中出错(宽度不匹配)
我正在尝试将整数转换为字符串 使用integer image val 并将其填充或限制为特定长度 我已经制作了这个函数 当我使用时它可以很好地完成工作report陈述并模拟 function integer2string pad val i
string
padding
VHDL
vhdl中的4位加法器
我对 vhdl 语言还很陌生 所以请耐心等待 我刚刚为 1 位加法器编写了 vhdl 代码 但在为 4 位加法器编写时遇到了麻烦 这就是我到目前为止所得到的 如果有人能指出我要查找的内容的正确方向 那就太棒了 VHDL代码 LIBRARY
VHDL
intelfpga
在 vhdl 中计算(并验证)以太网 FCS (crc32)
我正在使用Spartan 3E 入门套件我正在尝试通过 100MBit 链路接收以太网帧 对于那些不知道的人 该板具有 PHY 芯片 暴露了 25MHz 的接收时钟 我 几乎 已经通过缓冲接收到的帧并通过串行链路重新发送它们来验证接收工作正
VHDL
Ethernet
crc32
使用通用参数作为端口数组长度
我想做的事 entity FIRfilter is generic NTAPS integer port h in array 0 to NTAPS 1 of std logic vector 15 downto 0 end FIRfitl
VHDL
子状态机
我有一个有 5 个州的 FSM 其中3个是通过子FSM UML模式 设计的 对于 VHDL 中的实现 恕我直言 有两种方法可以做到这一点 将它们总结为一个 这样我就有了一份包含子 FSM 的文档和一个包含一个大 FSM 的产品 与所有州建立
VHDL
fsm
如何使用依赖于实体的其他通用参数的通用参数?
我正在尝试转换一些 Verilog 代码 这些代码为 UART 模块从较快的时钟生成较慢的时钟 原始的 verilog 代码基于 fpga4fun com 上的模块 这是我尝试将其转换为基于 VHDL 的设计 entity baud gen
syntax
VHDL
无法使用 VHDL 2008 Quartus Prime 进行编译
我正在使用 Quartus Prime Lite Edition 并且我想使用一元运算符nand像这样的 std logic vector library ieee use ieee std logic 1164 all use ieee
VHDL
intel
Quartus
VHDL:使用输入端口是不好的做法吗?
我有一个程序 我按照以下方式使用 inout 端口 port inout unsigned 9 downto 0 if port gt 10 then port lt port 1 end if 我正在使用 inout 端口 这样我就可以读
port
VHDL
是否有理由在 VHDL 和 Verilog 中初始化(而不是重置)信号?
我从未初始化过信号 这样 任何缺少重置或分配的信号都将是未知的或已初始化 在一些参考代码中它们有初始化 这违背了我的愿望 此外 由于初始化不可综合 因此可能会出现模拟 综合不匹配的情况 在这种情况下有什么理由初始化信号吗 编辑 2011 年
initialization
Simulation
VHDL
verilog
Altera Quartus 错误 (12007):顶层设计实体“alt_ex_1”未定义
我看了之前所有的问题 似乎没有人有问题 和我的一样简单 我也在网上搜索过 但找不到解决方案 我是 VHDL 新手 正在尝试编译提供的简单示例 由Altera设计 如下 library ieee use ieee std logic 1164
VHDL
intelfpga
Quartus
在 VHDL 中找到运算符“+”的“0”定义
首先我想指出 这是我第一次尝试 VHDL 所以请客气一点 我想读取 X1 X4 输入并在输出处生成输入的总和 这是我的代码 library IEEE use IEEE STD LOGIC 1164 ALL entity counter of
VHDL
来自不同进程的VHDL驱动信号
我对以下 VHDL 代码有一个小问题 process zbroji begin if rising edge zbroji then oduzima lt 0 ucitanPrvi lt 1 broj1 lt ulaz broj end i
VHDL
【VHDL】随机存储器RAM、只读存储器ROM
VHDL 随机存储器设置 RAM程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY RAM 8 IS PORT CS RD WR IN STD LOGIC CLK IN STD LOGIC
EDA
VHDL
Xilinx ISE 14.7 设置编辑器字体大小
左上角 edit preference
VHDL
Xilinx
ISE
字体
FPGA设计:如何用半加器和全加器构成四位全加器
今天来分享一下关于FPGA设计的文章 如何用半加器和全加器构成四位全加器 首先 我们看一位半加器的代码 1 一位半加器的程序代码及 图 library ieee use ieee std logic 1164 all entity half
FPGA
VHDL
经验分享
程序人生
使用VHDL语言控制相机
将CMOS相机与ZYNQ 7000系列FPGA SoC连接 并将实时视频输入输出到VGA屏幕 硬件 软件 概述 在这个项目中 我们将从头开始构建一个FPGA映像平台 目的是将VGA分辨率CMOS相机与MiniZed Development板
电子
VHDL
FPGA设计:制作一个频率计
这次把自己做过的一个频率计拿出来跟大家分享一下 项目采用VHDL语言来编写 一 功能介绍 对信号源输入信号的频率进行正确测量并显示 测量范围 0 9999Hz 测量精度 1Hz 测量误差 1Hz 因为用的FPGA板只有四个数码管 所以就采用
FPGA
VHDL
经验分享
程序人生
FPGA:三种基本门电路设计(与门、或门、非门)
FPGA的设计跟数电是紧密相连的 而我们学习数电时候 学习的第一个内容就是数字逻辑基础 这里面就包含了我们今天要讲解的三种基本的门电路 这里 我们依次讲解过来 1 与门 定义 有两个或多个输入 但只有一个输出 只有在所有输入都是高但电平时才
FPGA
FPGACPLD
VHDL
编程语言
程序人生
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