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vivado bram 参数设置

2023-11-16

1、no output registers

没有reg，在同一周期内即可读出数据。

2、at the output of the primitive output register

加了一层reg,数据读出延迟了一个周期。

3、REG2 is the data at the output of the pipeline stage 1, and REG3 is the data at the output of the pipeline stage 2

pipeline stage = 1，延迟1个周期；pipeline stage = 2，延迟2个周期，pipeline stage = 3，延迟3个周期。

4、at the output of the core output register(dout)

该选项也会导致数据延迟1个周期输出。

5、CE和SR的区别

在CE模式时，复位信号还依赖于ENA是否置1.

在SR模式时，复位信号不依赖于ENA信号，rst优先级比ENA高。

 

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verilog

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